Вычитающий счетчик со сквозным переносом

Схема вычитающего счетчика со сквозным переносом представлена на рис. 6.4. В данной схеме, также как и в предыдущей, инверсные выходы каждого триггера разряда подключены к объединённым входам J и K триггера (i+1)-го разряда через логические элементы И кроме триггера 1-го разряда. Показания счётчика снимаются с прямых выходов триггера каждого разряда (Q₁ Q₂ Q₃ Q₄).

Функционирование счётчика производится по описанному ниже алгоритму и временным диаграммам (рис. 6.4б). Предположим в счётчике записано исходное двоичное число 1101. С приходом первого импульса Т = 1 будет осуществляться арифметическое действие (1101 – 1). По переднему фронту входного импульса переключится первая ступень триггера в состояние лог.0 (см. рис. 4.15), в момент времени по заднему фронту – вторая ступень и триггер примет состояние лог.0. Все остальные триггеры останутся в прежнем состоянии, т.к. переносы, а следовательно, и информационные входы триггеров всех последующих разрядов счетчика находятся под действием логического нуля (). В счетчике установится число 1100.

С приходом второго импульса Т = 1 осуществляется вычитание из двоичного числа 1100 единицы 1 (1100 – 1). По переднему фронту входного импульса Т переключатся первые ступени триггеров и в состояния лог.1, триггера - в состояние лог.0, а в момент времени по его заднему фронту триггеры и установятся в состояния лог.1 (триггер - в состояние лог.0 (). В счетчике установится двоичное число 1011 и т.д. (рис. 6.4б).

Рис. 12.4 Вычитающий счётчик со сквозным переносом: а) - функциональная схема; б) - временная диаграмма

6.5 Реверсивный двоичный счётчик

Реверсивный счётчик допускает в процессе работы переключение из режима суммирования в режим вычитания и обратно, т.е он выполняет функции двух счётчиков: суммирующего и вычитающего (рис. 6.5).

В счётчике предусмотрены две цепи передачи переносов:

- одна соответствует схеме суммирующего счётчика;

- другая – схеме вычитающего счётчика.

Управляющие входы и служат для переключения режимов:

- при , - режим суммирования;

- при , - режим вычитания.

Вход установки нуля Уст.0 служит для обнуления счетчика, работающего в любом режиме.

Рис. 6.5 Реверсивный счётчик

6.6 Десятичные счетчики

В практических схемах, наряду с двоичными счетчиками, часто встречаются десятичные, основой которых служат двоичные счетчики. Каждый десятичный разряд – декада – (рассмотрим на примере JK-триггеров) представляет собой четырехразрядный двоичный счетчик, который на десятом импульсе образует перенос единицы в следующую старшую декаду и одновременно с помощью обратных связей все триггеры этой декады сбрасываются в нуль. Общая структура декады десятичного счетчика представлена на рис.6.6.

Рис. 6.6 Структура декады десятичного счетчика.

Состояния триггеров декады десятичного счетчика в процессе счета импульсов проходят следующие кодовые комбинации (табл. 6.1).

Переход триггеров декады счетчика из одного состояния в другое

осуществляется под воздействием счетных импульсов, поступающих одновременно на синхронизирующие входы всех триггеров декады.

К приходу очередного счетного импульса на информационных входах (J,K) каждого из триггеров должны быть установлены соответствующие сигналы, которые переключают триггер в одно из четырех состояний (табл. 6.2).

Т а б л и ц а 6.1

Состояния триггеров декады десятичного счетчика.

Примечание: *- любое значение информационного входа триггера.

Для примера рассмотрим два первых триггера (разряда) счетчика.

Перед приходом 1-го счетного импульса все триггеры установлены в нулевое состояние. По табл. 6.1 первый триггер должен перейти из

состояния лог. 0 в состояние лог.1 (0→1), следовательно, согласно

табл. 6.2 на информационных входах должны быть установлены сигналы: J = 1, K = *

Т а б л и ц а 6.2

Таблица переходов триггера

Второй триггер должен сохранить при этом на выходе прежнее состояние (), т.е. нуль переходит в нуль (0 → 0) и согласно табл. 6.2 на информационных входах триггера должны быть установлены сигналы: .

Рассуждая аналогичным образом, определяются все сигналы информационных входов триггеров перед приходом очередного счетного импульса и заносятся в табл. 6.1.

По табл. 6.1 строятся карты Вейча для минимизации функций, в качестве которых служат информационные входы , а аргументами – выходы триггеров.

Логическая схема декады десятичного счетчика представлена на рис. 6.7.

Рис. 6.7 Первая декада десятичного счетчика: а) - логическая схема,

б) - временные диаграммы.

Временные диаграммы показывают принцип работы декады

десятичного счетчика при подаче сигнала на вход Т счетчика.

По заднему фронту первого импульса Т = 1 (при ) в момент времени первый триггер устанавливается в единичное состояние (), сигнал которого подается на информационный вход второго триггера (т.е. ). Одновременно сигнал подается на один из входов логического элемента И, на другой вход которого подается сигнал с инверсного входа триггера . На выходе элемента И формируется сигнал который подготавливает триггер к переключению триггера при подаче второго импульса на вход счетчика.

По заднему фронту второго импульса Т = 1 в момент времени триггер переводится в нулевое состояние (), триггер - в единичное ().

В декаде счетчика устанавливается число 0010.

Рассматривая состояния триггеров декады при вводе последующих сигналов Т = 1 и учитывая наличие сигналов на соответствующих информационных входах триггеров, строится временная диаграмма

(рис. 6.7б).

Контрольные вопросы

1. Определение, общие сведения и классификация счетчиков.

2. Последовательные суммирующие и вычитающие счетчики, схемы и построение временных диаграмм.

3. Суммирующий счетчик с последовательным переносом, схема и построение временных диаграмм.

4. Вычитающий счетчик с последовательным переносом, схема и построение временных диаграмм.

5. Реверсивный двоичный счетчик, структурная схема, принцип работы.

6. Десятичный счетчик, структурная схема, временные диаграммы.

6.7 Делители частоты

Счетчики импульсов широко используются как делители частоты с требуемыми коэффициентами деления на 3,5 и т.д.

Необходимое число триггеров для построения делителей частоты c требуемым коэффициентом деления определяется как минимальное число n, удовлетворяющее неравенству:

При построении схемы делителя частоты можно применять один из двух способов:

- сброс счетчика в нулевое состояние при достижении заданного двоичного кода;

- использование обратных связей.

Первый способ (естественный) позволяет фиксировать в счетчике последовательно число импульсов, поданных на его вход, до заданного кода.

Второй способ использует обратные связи с какого-либо старшего разряда в младшие, обеспечивая при этом требуемые изменения в последовательности двоичных чисел при подсчете входных импульсов.