Коммутатор цифровых каналов системы передачи

ДОКЛАД

 В  связи  с  расширением  цифровых  сетей  связи  в  России  остро  стоит  проблема  перевода  этих  сетей  на  отечественную  элементную  базу. 

Большинство  цифровых  сетей  строится  по  иерархическому  принципу,  но  наиболее  массовым  изделиями,  применяемыми  в  этих  сетях,  является  абонентское  коммутационное  оборудование.  Поэтому  задача  разработки  коммутатора  абонентских  каналов  в  виде  заказной  БИС  актуальна.

Проектируемая  БИС,  предназначена  для  коммутации  256  каналов,  в  стандарте  ИКМ –30/32,  входящих  абонентов  с  таким  же  количеством  исходящих.   Микросхема  принимает  информацию  по  восьми параллельным    групповым  входам  и  выдает  ее  синхронно  по  восьми  групповым  выходам.

На  основе  требований  к  коммутатору  строится  структурная  схема. Блок  Выделения  Циклового  и  Сверхциклового  Синхронизма  предназначен  для  выделения  сигналов  цикловой  и  сверхцикловой  синхронизации.  Блок  Циклового  Выравнивания  и  Коммутации  предназначен  для  выравнивания  по  циклам  входящих  каналов  и  их  коммутации.  Так  как  на  вход  поступает  восемь  пространственно  разделенных  каналов,  то  для  выполнения  заданных  функций  необходима  пространственно-временная  коммутация.  Пространственной  коммутации  можно  избежать,  объединив  все  восемь  входящих  каналов  в  один,  уплотненный  по  времени,  поток, при  этом  коммутация  сводится  лишь  к  перестановке  во  времени  импульсных  сигналов  уплотненного  временного  потока,  но  тогда  внутренняя  частота  коммутатора  возрастет  в  восемь  раз  и  составит  16,384  МГц. Снижение  внутренней  частоты  можно  достичь,  передавая  восемь  бит  каждого  из  информационных  каналов  не  последовательно,  а  по  параллельной  шине.  После  проведенной  коммутации  требуется  обратно  преобразовать  уплотненный  канал.  Для  выполнения  данной  функции  на  выход  ставится  Блок  Формирования  Исходящих  Групповых  Каналов,  который  и  преобразует  уплотненный  временной  канал  в  восемь  каналов  ИКМ-30/32.  Работой  всех  блоков  управляет  Внутреннее  Управляющее  Устройство.

На  основании  структурной  схемы  были  разработаны  функционально-логические  схемы  блоков.

Блок  Выделения  Циклового  и  Сверхциклового  Синхронизма  состоит  из  восьми  приемников  циклового  и  сверхциклового  синхронизма  (по  одному  на  каждый  канал).  Приемник  циклового  и  сверхциклового  синхронизма  представляет  собой  устройство,  которое  обеспечивает  поиск  и  удержание  циклового  и  сверхциклового  синхронизма.  Синхронизация  коммутатора необходима    для  правильного  распределения  коммутируемого  сигнала  по  каналам.

Функционально  такой  приемник  состоит  из:

1.        1.  Опознаватель  синхросигнала,  предназначенный  для  выделения  кодовых  комбинаций  совпадающих  по  структуре  с  синхросигналом.  Функциональная  схема  опознавателя  содержит  регистр  сдвига  и  две  схемы  совпадения  на  выходе  одной  из  которых  появляется  импульс  в  момент  прихода  кодовой  комбинации  синхросигнала,  а  на  выходе  другой  -  в  момент  прихода кодовой  комбинации  сверхциклового  синхросигнала.

2.        Анализатор  циклового  и  анализатор  сверхциклового  синхронизма  определяют  наличие  соответствующего  синхронизма  (НС)  или  его  отсутствие  (ОС).  Функциональная  схема  анализатора  содержит  схему  совпадения,  которая  определяет  наличие  синхронизма  и  схему  выдающую  логическую  «1»  на  выходе  в  момент  прихода  кодовой  комбинации  синхросигнала  при  отсутствии  синхронизма.

3.        Решающее  устройство  содержит  два  двоичных  счетчика  -  накопители  по  входу  и  выходу  из  синхронизма  и  схему  совпадения. Накопитель  по  входу  в  синхронизм  обеспечивает  защиту  приемника  от  ложного  синхронизма  в  режиме  поиска,  когда  на  вход  поступают  случайные  комбинации  группового  сигнала,  совпадающие  с  синхросигналом.  Накопитель  по  выходу  из  синхронизма  необходим  для  исключения  ложного  нарушения  синхронизма. 

4.        Генератор  импульсной  последовательности  вырабатывает  определенный  набор  импульсных  последовательностей,  используемых  для  управления  работой  функциональных  узлов  коммутатора,  их  синхронизации.  Функциональная  схема  генератора  содержит  три  распределителя  импульсов: распределитель  разрядных  импульсов,  распределитель  канальных  импульсов  и  распределитель  цикловых  импульсов,  каждый  из  которых  содержит  двоичный  счетчик  и  дешифратор.

На  блок  циклового  выравнивания  и  коммутации  поступают  входящие  групповые  каналы,  его  функция  заключается  в  выравнивании  каналов  в  соответствии  с  сигналом  синхронизации  и  коммутировании  каналов  в  соответствии  с  адресом,  поступающим  с устройства  управления.

Принцип  циклового  выравнивания  заключается  в  записи  в  запоминающее  устройство  информации  входящих  групповых  каналов  синхронно  с  выделенными  тактовыми  импульсами  и  считывании  их  синхронно  со  станционными  импульсами  тактовой  и  цикловой  синхронизации.    

Для  осуществления  коммутации  необходимо  сформировать  общий,  уплотненный  во  времени  канал,  и  переставить  импульсы  из  одной  временной  позиции  в  другую.  Технически  такую  перестановку  легко  выполнить  в  запоминающем  устройстве,  если  записывать  информацию  общего  канала  последовательно,  а  считывать  в  соответствии  с  картой  коммутации.

Объединение  процессов  циклового  выравнивания  и  коммутации  позволяет  сократить  необходимый  объем  запоминающего  устройства   и  уменьшить  время  задержки  прохождения  информационных  сигналов.  Для  обеспечения  данных  функций  блок  циклового  выравнивания  и  коммутации  должен  содержать  утроенное  количество  запоминающих  устройств.  В  одно  из  них  постоянно  производится  запись,  из  другого  считывание,  а  третье  предназначено  для  записи  при  переполнении  первого.  Следовательно,  блок  циклового  выравнивания  и  коммутации  можно  представить  в  виде  24^х  самостоятельных  коммутационных  элементов  (по  три  на  каждый  канал).

Для  обеспечения  требуемых  функций  запоминающее  устройство  коммутации  должно  записать  информацию  всех  32^х  каналов  за  один  цикл,  т.е.  должно  обладать  емкостью  256  бит.

Функциональная  схема  включает  в  себя:

1.       тактовых  импульсов,  предназначенный  для  формирования  адреса  в  режиме  записи.

2.       строк  и  столбцов.

3.       предназначенный  для  переключения  считывания  адреса  столбца  от  счетчика  в  режиме  записи  или  от запоминающего  устройства  адреса  в  режиме  считывания.

4.       матрица  памяти,  состоящая  из  256^ти  элементов  (8*32).

Организация   запоминающего  устройства  коммутации  зависит  от  режима  работы:

§     При  записи  данное  запоминающее  устройство  представляет   ОЗУ  с  разрядной  организацией,  в  него  записывается  информация  соответствующая  входящему  групповому  каналу  синхронно  со  своей  выделенной  тактовой  частотой   и  цикловым  синхросигналом. В  этом  режиме  мультиплексор  подключает  к  дешифратору  столбцов  старшие  5  разрядов  счетчика  адреса,  3  младшие  разряда  счетчика  подключены  к  дешифратору  строк. 

§     При  считывании  запоминающее  устройство  коммутации  представляет  собой  ОЗУ  со  словарной  организацией.  В  каждой  ячейке  ОЗУ  содержится  информация  одного  информационного  канала.  Следовательно,  все  восемь  разрядов  каждого  из  информационных  каналов  можно  считывать  одновременно  по  параллельному  каналу.  Таким  образом,  одновременно  с  уплотнением  осуществляется коммутация. В  этом  режиме  мультиплексор  подключает  к  дешифратору  столбцов  запоминающее  устройство  адреса,  а  дешифратор  строк  при  этом  отключается,  и   ОЗУ  приобретает  словарную  организацию,  каждые  из  восьми  элементов  памяти,  входящих  в  состав  столбцов  матрицы  памяти  образуют  одну  ячейку  памяти  и  считываются  параллельно.

Запоминающее  устройство  адреса  предназначено  для  хранения  адреса  входящего  канала,  информация  которого  поступает  на  выход  в  момент  поступления  станционного  тактового  импульса,  соответствующего  номеру  исходящего  канала.

Адрес  входящего  канала,  состоит  из  5^ти  разрядов.  Но  для  функционирования  устройства  управления  необходимо  иметь  информацию  о  состоянии  канала  в  любой  момент  времени,  для  этого  разрядность  запоминающего  устройства  адреса  была  увеличена  на  1  бит,  который  отображает  состояние  канала  («1» – канал  занят;  «0» – канал  свободен).  Этот  разряд  так  же  может  управлять  состоянием  выходного  каскада  ОЗУ,  при  появлении  в  данном  разряде   «0»  выходной  каскад  ОЗУ  переходит  в  третье  состояние. Запоминающее устройство  адреса  обладает  емкостью:    192  бита  и  имеет  словарную  организацию,  как  при  записи  информации,  так  и  при  считывании.

Функциональная  схема  запоминающего  устройства  адреса  состоит  из:

1.       памяти  6*32.

2.     Дешифратора  столбцов.

3.     Счетчика  тактовых  импульсов.

4.     Схемы  совпадения.

Работает  устройство  следующим  образом:

1.      В  режиме  записи  (запись  ведется,  как  в  адресное  ЗУ,  так  и  в  ЗУ  коммутации),  в  соответствии  с  тактовыми  импульсами  записывается  информация  об  адресе  коммутируемого  канала  и  его  состоянии  на  данный  момент.  Информация  поступает  от устройства  управления  в  виде  6^ти  разрядных  слов.

2.     

Организация  ОЗУ  словарная,  но  при  записи  информации  каждая  ячейка  памяти  состоит  из  элементов  памяти,  входящих  в  соответствующий  столбец  матрицы,  а  при  считывании  -  из  элементов,  входящих  в  соответствующую  строку. Схема  данного  устройства  состоит  из:

1.  Собственно  матрицы  памяти.

2.   Дешифраторы  строк  и  столбцов.

3.  Счетчик  предназначен  для  формирования  адресов  записи  и  считывания.

4.  Инвертор  предназначен  для  переключения  режимов  записи/чтения.

Принцип  работы  этой  схемы  заключается  в  следующем,  при  записи  со  счетчика  адреса  трехразрядный  код  поступает  на  дешифратор  столбцов,  а  дешифратор  строк  отключается  и  восемь  разрядов  одного  информационного  канала  поступает  на  элементы  памяти  выбранного  столбца.  При  считывании  отключается  дешифратор  столбцов,  а  трехразрядный  код  счетчика  адресов  поступает  на  дешифратор  строк  и  восемь  одноименных  разрядов  разных  информационных  каналов  выбранной  строки  матрицы  поступают  на  соответствующие  восемь  выходов  исходящих  групповых  каналов.  В  результате  на  выходе  коммутационной  БИС  формируются  групповые  каналы  в  стандарте  ИКМ  -30/32.

Элементы  БИС  выполнены  по  стандартной  КМДП  технологии,  с  двух  уровневой  металлизацией  (одна  выполнена  из  алюминия,  другая  из  поликремния),  с минимальной  толщиной  рисунка  1,2  мкм.     

В  дипломе  проработаны  вопросы  технико-экономического  обоснования  разработки  и  вопросы  экологии  и  безопасности  жизнедеятельности,  а  так  же  был  проведен  патентный  поиск  на  предмет  патентной  «чистоты».