Проектирование схем в Electronics Workbench
Министерство образования и науки Украины
Донецкий национальный университет
Физический факультет
Контрольная работа
По теме: схемотехника
Студента пятого курса З/О
Специальность: радиофизика и электроника
Антонова Александра Михайловича
Донецк, 2009
Задание 1 (вариант №3).
Проектирование простейших логических схем.
К основным логическим операциям относятся:
Отрицание, НЕТ, НЕ.
Повторение, ДА.
Конъюнкция (логическое умножение). Операция И.
Мнемоническое правило для конъюнкции с любым количеством входов звучит так:
На выходе будет:
"1" тогда и только тогда, когда на всех входа действуют «1»,
"0" тогда и только тогда, когда хотя бы на одном входе действует «0»
Дизъюнкция (логическое сложение). Операция ИЛИ.
Мнемоническое правило для дизъюнкции с любым количеством входов звучит так: На выходе будет:
"1" тогда и только тогда, когда хотя бы на одном входе действует «1»,
"0" тогда и только тогда, когда на всех входах действуют «0»
Инверсия функции дизъюнкции. Операция ИЛИ-НЕ (стрелка Пирса).
Мнемоническое правило для ИЛИ-НЕ с любым количеством входов звучит так: На выходе будет:
"1" тогда и только тогда, когда на всех входах действуют «0»,
"0" тогда и только тогда, когда хотя бы на одном входе действует «1»
Эквивалентность (равнозначность), ИСКЛЮЧАЮЩЕЕ_ИЛИ-НЕ.
Мнемоническое правило эквивалентности с любым количеством входов звучит так: На выходе будет:
"1" тогда и только тогда, когда на входа действует четное количество «1»,
"0" тогда и только тогда, когда на входа действует нечетное количество «1»
Сложение по модулю 2 (Исключающее_ИЛИ, неравнозначность). Инверсия равнозначности.
В англоязычной литературе XOR.
Мнемоническое правило для суммы по модулю 2 с любым количеством входов звучит так: На выходе будет:
"1" тогда и только тогда, когда на входа действует нечётное количество «1»,
"0" тогда и только тогда, когда на входа действует чётное количество «1»
Импликация от A к B (инверсия декремента).
Импликация от B к A (инверсия инкремента).
Декремент. Запрет импликации по B. Инверсия импликации от A к B.
Инкремент. Запрет импликации по A. Инверсия импликации от B к A.
Проектирование схем в Electronics Workbench.
При проектировании схем в Electronics Workbench используются элементы панели компонентов Logic Gates: OR, NOR, AND, NAND, XOR, XNOR, INV. Для имитации работы спроектированной схемы входы подключаются к генератору тактовых импульсов. Он выбирается из панели компонентов Instruments и называется Word Generator.
Построим схему реализации функции дизъюнкции.
Логическое сложение двух переменных А и B есть логическая функция F которая истинна тогда, когда истинна одна из двух входных переменных. F=A+B.
Для функции логического сложения таблица истинности имеет вид:
|
A |
0 |
0 |
1 |
1 |
|
B |
0 |
1 |
0 |
1 |
|
F |
0 |
1 |
1 |
1 |
Готовый результат мы видим на рисунке:
Данная схема реализована двумя методами.
1 - СКНФ (Совершенная Конъюнктивная Нормальная Форма) - это такая КНФ, которая удовлетворяет трём условиям:
- в ней нет одинаковых элементарных дизъюнкций
- в каждой дизъюнкции нет одинаковых пропозициональных букв
- каждая элементарная дизъюнкция содержит каждую пропозициональную букву из входящих в данную КНФ пропозициональных букв.
2 - СДНФ (Совершенная Дизъюнктивная Нормальная Форма) - это такая ДНФ, которая удовлетворяет трём условиям:
- в ней нет одинаковых элементарных конъюнкций
- в каждой конъюнкции нет одинаковых пропозициональных букв
- каждая элементарная конъюнкция содержит каждую пропозициональную букву из входящих в данную ДНФ пропозициональных букв, причем в одинаковом порядке.
Для проверки правильности работы схемы сравним первые 4 такта с таблицей истинности.
Такт первый: A=1, B=1, F=1
Такт второй: A=1, B=0, F=1
Такт третий: A=0, B=1, F=1
Такт четвёртый: A=0, B=0, F=0
Полное соответствие с таблицей истинности.
Задание 2.
Проектирование дешифратора и шифратора.
Дешифратор преобразует входной двоичный код в такой выходной код, в котором только на одном из всех выходов дешифратора имеется единица. Такой выходной код называется унарным. Иногда можно встретить другие названия этого кода – унитарный или позиционный. В положительной логике единицей является высокий уровень, но для большинства ТТЛ дешифраторов активным является низкий уровень. Номер активного выхода соответствует двоичному входному коду.
Полным называют дешифратор, m выходов которого используют все возможные наборы n входных переменных, т.е. m = 2n .
Если число выходов меньше, то такой дешифратор называется неполным ( m < 2n ).
Дешифраторы используют когда нужно обращаться к различным цифровым устройствам, и при этом номер устройства – его адрес – представлен двоичным кодом, поэтому входы дешифратора иногда называют адресными входами, и обычно их нумеруют не порядковыми номерами 0, 1, 2, 3, 4, 5…, а в соответствии с двоичными весами разрядов 1, 2, 4, 8, 16 … В соответствии с числом входов и выходов дешифраторы называют “3 – 8” – (три в восемь), “4 – 10” (четыре в десять, неполный).
Сравнительная характеристика дешифраторов.
1.Линейный дешифратор имеет минимальную задержку. Но у него максимальные из всех типов дешифраторов аппаратурные затраты.
2.Матричный (прямоугольный) дешифратор самый экономичный по оборудованию, имеет среднюю задержку.
3.Каскадный дешифратор имеет наибольшую задержку при числе каскадов больше двух, но удобен при использовании готовых микросхем – дешифраторов.
Микросхемы дешифраторов часто имеют не один, а два или даже три входа Е разрешения, причем некоторое из них прямые, а другие – инверсные. Такие входы удобно использовать при наращивании дешифратора, собирая как бы каскадный дешифратор, но вместо первого каскада дешифратора можно использовать входы разрешения микросхем – дешифраторов.
На рисунке изображена схема матричного дешифратора с четырьмя входами и 16 выходами. Эта схема работает соответственно со следующей таблицей истинности:
|
A |
B |
C |
D |
Y1 |
Y2 |
Y3 |
Y4 |
Y5 |
Y6 |
Y7 |
Y8 |
Y9 |
Y10 |
Y11 |
Y12 |
Y13 |
Y14 |
Y15 |
Y16 |
|
|
1 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
2 |
1 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
3 |
0 |
1 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
4 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
5 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
6 |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
7 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
8 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
9 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
10 |
1 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
|
11 |
0 |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
|
12 |
1 |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
|
13 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
|
14 |
1 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
|
15 |
0 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
|
16 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
Итоговая схема со всеми выходными сигналами на рисунке :
Задание 3.
Последовательностные системы – триггеры.
Триггер - это логическая схема с положительной обратной связью, могущая неограниченно долго находиться в одном из двух устойчивых состояний ( 0 и 1 ) которые обеспечиваются положительной обратной связью а не входным сигналом. Триггер скачком, лавинообразно меняет одно состояние на другое под воздействием входного сигнала.
Триггеры делятся на симметричные и несимметричные (триггеры Шмитта). Триггеры Шмитта рассматриваются как импульсные устройства, а симметричные делятся :
1. По способу записи информации на:
а) асинхронные,
б) синхронные (тактируемые).
2. По способу управления записью информации на:
а) статические,
б) динамические – по фронту переднему или заднему,
в) двухступенчатые – по двум фронтам.
3. По способу организации логической связи :
а) элементарные с раздельной установкой 0 и 1 – RS–триггеры
б) с приемом информации по одному входу – D–триггеры
в) со счетным входом – T–триггеры
г) универсальные с раздельной установкой 0 и 1 – JK–триггеры
д) комбинированные ( смешанные )
RS – триггер.
Триггер имеет два выхода : прямой Q и инверсный Р = Q. Перевод триггера в состояние
Q=1 называют установкой (set) и вход, по которому это осуществляется, обозначается S.
Перевод триггера в нулевое состояние Q=0 называют сбросом (reset) и вход сброса обозначают R. Триггер является асинхронным, если его переключение происходит в момент поступления управляющих сигналов. Триггеры характеризуются таблицей переключений.
Обозначение RS-триггера на схемах.
JK-триггер.
JK-триггер работает так же как RS-триггер, с одним лишь исключением: при подаче логической единицы на оба входа J и K состояние выхода триггера изменяется на противоположное. Вход J (от англ. Jump - прыжок) аналогичен входу S у RS-триггера. Вход K (от англ. Kill - убить) аналогичен входу R у RS-триггера. При подаче единицы на вход J и нуля на вход K выходное состояние триггера становится равным логической единице. А при подаче единицы на вход K и нуля на вход J выходное состояние триггера становится равным логическому нулю. JK-триггер в отличие от RS-триггера не имеет запрещённых состояний на основных входах, однако это никак не помогает при нарушении правил разработки логических схем. На практике применяются только синхронные JK-триггеры, то есть состояния основных входов J и K учитываются только в момент тактирования, например по положительному фронту импульса на входе синхронизации.
D-триггер.
D-триггер (D от англ. delay - задержка) - запоминает состояние входа и выдаёт его на выход. D-триггеры имеют, как минимум, два входа: информационный D и синхронизации С. Сохранение информации в D-триггерах происходит в момент прихода активного фронта на вход С. Так как информация на выходе остаётся неизменной до прихода очередного импульса синхронизации, D-триггер называют также триггером с запоминанием информации или триггером-защёлкой. Рассуждая чисто теоретически, D-триггер можно образовать из любых RS- или JK-триггеров, если на их входы одновременно подавать взаимно инверсные сигналы.
T-триггер.
Т-триггер - это счетный триггер. Т-триггер имеет один вход (вспомогательные входы принудительной установки “0” и “1” не рассматриваются), куда подают тактирующие (счетные ) импульсы. После подачи каждого тактирующего импульса состояние Т-триггера меняется в обратное (инверсное) предыдущему состоянию (аналогично состоянию JK-триггера при комбинации входных переменных J=1 и K=1). Т-триггеры строятся только на базе двухступенчатых (RS, D, JK) триггеров.
Построим схему симуляции работы D-триггера в рабочем окне программы. Выберем из вкладки Digital D-триггер. Запрограммируем генератор логических сигналов в соответствии с таблицей:
|
С |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
1 |
0 |
0 |
|
D |
0 |
1 |
0 |
1 |
1 |
1 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
Схема подключения, входные и выходные сигналы.
Рассмотрим работу схемы потактово.
Такт первый - C=0, D=0, Q=0
Такт второй - C=0, D=1, Q=0 (на входе данных появилась «1», но на синхровходе «0», следовательно, на выходе будет тоже «0»)
Такт третий – C=0, D=0, Q=0
Такт четвёртый – C=0, D=1, Q=0
Такт пятый – C=1, D=1, Q=1 (на входе данных «1» и на синхровходе тоже появилась «1». По логике работы D-триггера выход при изменении состояния синхровхода примет состояние, которое действует в данный момент на входе).
Такт шестой – C=0, D=1, Q=1
Такт седьмой – C=0, D=0, Q=1 ( на входе данных и синхровходе «0», а на выходе по прежнему «1» так как не менялось состояние синхровхода)
Такт восьмой – C=1, D=0, Q=0 ( на синхровходе изменилось состояние. На входе данных «0» следовательно, в такое состояние и переключится выход).
Такт девятый – C=0, D=0, Q=0
Такт десятый – C=1, D=1, Q=1 ( и вновь на синхровходе «1». На входе данных «1» и выход переключается в такое же состояние).
В программе Electronics Workbench есть модели микросхем, используемых в промышленности. Микросхема SN7474 (русский аналог К155ТМ2) – это сдвоенный D-триггер с предустановкой (инверсными входами R и S).
1 - инверсный вход установки "0" R1;
2 - вход D1;
3 - вход синхронизации C1;
4 - инверсный вход установки "1" S1;
5 - выход Q1;
6 - выход инверсный Q1;
7 - общий;
8 - выход инверсный Q2;
9 - вход Q2;
10 - инверсный вход установки "1" S2;
11 - вход синхронизации C2;
12 - вход D2;
13 - инверсный вход установки "0" R2;
14 - напряжение питания;
Соберём схему с использованием этой микросхемы. Запрограммируем генератор логических сигналов так же, как и в первом опыте. Мы должны получить аналогичную картину на выходе.
Сигнал на выходе этой схемы аналогичен сигналу на выходе предыдущей.
В соответствии с таблицей истинности при подаче на вход R лог. «1» на выходе будет лог. «1» вне зависимости от сигналов на входе. При подаче на вход S лог. «1» на выходе будет лог. «0». Проверим это:
Всё сходится. На первом рисунке на выходе постоянно лог. «1» на втором лог. «0».
Список литературы:
1. П.Хоровиц, У.Хилл. Искусство схемотехники т.1 – Москва «МИР» 1986г.
2. С.В.Якубовский. Аналоговые и цифровые интегральные микросхемы. – Москва «Радио и связь» 1985г.